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第三，Furthermore, the critical path of the PIO core is at least 2x worse than that of the VexRiscv. The FPGA design easily closes timing at 100MHz with just the VexRiscv, but with the PIO core in place, it struggles to close timing at 50MHz.
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最后，本文的缘起，是我在整理一系列理由，用以解释为何投入多年时间（至今未见成果！）去打造一套自用的系统编程语言编译器。具体来说，我是在罗列对C语言的不满之处。我将这些不满归为两类：一类是能提升语言安全性的改进，另一类则是有助于保持开发者与实现者心智健全的调整。
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